Новости

HOREXS одно из известного manfuacturer pcb субстрата IC в КИТАЕ, почти pcb использует для пакета IC/испытания, собрания IC.

Упаковывая дома подготавливают их пакеты IC следующего поколени предварительные, вымощающ путь к новым и новаторским на уровне систем дизайнам микросхемы.

Эти пакеты включают новые версии технологий 2.5D/3D, chiplets, разветвителя и даже упаковывать вафл-масштаба. , который дали тип пакета может включить несколько изменений. Например, поставщики начинают новые пакеты разветвителя используя вафли и панели. Одно совмещает разветвитель с мостами кремния.

Смущая ландшафт с избытком громких слов и слишком много вариантов. Тем не менее, некоторые новые технологии поднимают рывком вверх, пока другие все еще в лаборатории. Некоторые никогда не будут делать их из лаборатории должной к причинам технических и цены.

Предварительная упаковка не нова. В течение многих лет, индустрия собирала сложные плашки в пакете. В как раз одном примере, поставщик интегрирует ASIC и стог ДРАХМЫ в предварительном пакете, который поддерживает ширину полосы частот памяти в системах. Вообще, хотя, эти и другие предварительные пакеты главным образом использованы для высок-конца, ориентированные на ниш применения должные для того чтобы стоить.

Недавно, хотя, индустрия смотрела предварительную упаковку как больше варианта основного направления для дизайнов микросхемы. Традиционно, выдвинуть дизайн, индустрия начинает ASIC или систем-на--обломок (SoC). Для этого, вы сжимаете различные функции на каждом узле и пакуете их на монолитовое умираете. Но этот подход будет более сложным и дорогим на каждом узле. Пока некоторые будут продолжаться следовать этим путем, много ищут альтернативы как предварительная упаковка.

Что другое что поставщики пакеты превращаться новые и более способные. В некоторых случаях, эти предварительные пакеты даже передразнивают традиционный SoC с более низкими ценами. Некоторое вызывает этот «виртуальное SoCs.»

«В течение многих лет, путь индустрии основной для увеличенных функциональности и представления шкалирование узла основанное на интеграции SoC,» сказал Eelco Bergman, старший директор продаж и развития биснеса на ASE. «Теперь, с индустрией двигая за 16nm/14nm, мы начинаем увидеть больше интереса в дезагрегировании плашки, ли оно для причин выхода и цены, функциональных причин оптимизирования, или повторного пользования IP причины. Разделять IC заправляет топливом потребность для неоднородной интеграции. Однако, а не эта интеграция случаясь на уровне SoC, оно теперь управляется путем технология упаковки и своя способность создать виртуальное SoCs из несхожих частей кремния.»

Между тем, на недавних электронных блоках IEEE и конференции технологии (ECTC), так же, как другие события, упаковывая дома, организации НИОКР и университеты представил ряд бумаг, обеспечивать прокрадитесь пик что следующее в предварительной упаковке. Они включают:

SPIL, часть ASE, описало технологию разветвителя используя мосты кремния. Разветвитель использован для того чтобы интегрировать плашки в пакете, и мосты предусматривают соединения от одного умирают к другим.

TSMC показал больше деталей о своей технологии интеграции 3D. Одна версия переплетает память и логику в расположенной ярусами архитектуре 3D для применений в-памяти вычисляя.

GlobalFoundries представило бумагу на 3D упаковывая используя новые скрепляя методы. Другие плавильни работают на ем, также.

MIT и TSMC подарочные обертки на упаковке вафл-масштаба.

Вообще, эти больше традиционные типы пакета. Много из этих включить так называемые chiplets. Chiplets нет типа упаковки, по сути. Вместо этого они часть архитектуры мульти-плитки. С chiplets, чипмейкер может иметь меню модульных плашек, или chiplets, в библиотеке. Клиенты могут смешивани-и-спичка chiplets и соединить их используя схему соединения плашк-к-плашки. Chiplets смогло пребывать в существующем типе пакета или новой архитектуре.

Делать вентилятор-выходы

Упаковка IC важная часть процесса полупроводника. По существу, после того как чипмейкер обрабатывает вафлю в сказочном, плашки на вафле diced и интегрированы в пакете. Пакет помещает обломок, предотвращая его от быть поврежденным. Он также снабжает электрические соединения от прибора доска.

Избыток пакета печатают в рынке и каждое одно зацеплено для специфического применения. Один путь поделить на сегменты упаковывая рынок типом соединения, который включает wirebond, сальто-обломок, на уровне вафл упаковку (WLP) и vias через-кремния (TSVs). Соединения использованы для того чтобы соединить одну плашку до другая одна. TSVs имеет самые высокие отсчеты I/O, следовать WLP, сальто-обломоком и wirebond.

FIG. 1: Технология пакета против применения. Источник: ASE

Некоторые 75% до 80% сегодняшних пакетов основаны на выпуске облигаций провода, который более старая технология, согласно TechSearch. Превращенный в 1950s, bonder провода шьет один обломок к другому обломоку или субстрат используя крошечные провода. Выпуск облигаций провода использован для недорогих пакетов наследия, пакетов средний-ряда и память умирает штабелировать.

Сальто-обломок другое популярное соединение используемое для нескольких типов пакета. В сальто-обломоке, море крошечных медных рему сформировано поверх обломока используя различное оборудование. Прибор слегка ударен и установленный на отдельном умрите или взойдите на борт. Рему приземляются на медные пусковые площадки, формируя электрическое соединение.

WLP, между тем, упаковывает плашки пока в похожем на вафл формате. 2 главных типа пакетов WLP пакеты обломок-масштаба (CSP) и разветвитель. CSP иногда как вентилятор-в.

Вентилятор-в и разветвителя пакеты использованы в применениях потребителя, промышленных и мобильных. Разветвитель учтен предварительным пакетом. В одном примере разветвителя, ДРАХМА умирает штабелирована поверх обломока логики в пакете.

«Предварительная упаковка широкая сюита технологий которая позволяет мы сжать пакет,» сказала скалу McCold, ученого исследования на Veeco, в представлении на ECTC. «(на уровне Вафл упаковка) позволяет мы наладить более небольшие двухмерные связи которые перераспределяют выход кремния умрите к большей области, включающ более высокую плотность I/O, более высокую ширину полосы частот и высокий класс исполнения для современных приборов. Недостаток на уровне вафл упаковки что он дороже чем выпуск облигаций провода. Но важно, он включает более небольшие пакеты и более небольшие приборы которые критические для современных мобильных устройств как смартфоны.»

Вообще, в подаче разветвителя, вафля обработана в сказочном. Обломоки на вафле diced и помещены в похожей на вафл структуре, которая заполнена со смесью прессформы эпоксидной смолы. Это вызвано, который воспроизвели вафлей.

После этого, используя литографирование и другое оборудование, слои перераспределения (RDLs) сформированы внутри смесь. RDLs медные линии или трассировки соединения металла которые электрически соединяют одну часть пакета с другими. RDLs измерено линией и космосом, которая ссылаются на ширину и тангаж трассировки металла.

Несколько проблем с разветвителем. Во время подачи, похожая на вафл структура прональна к коробоватости. После этого, когда плашки врезаны в смеси, они клонят двинуть, причиняющ излишнее вызванное влияние умирают перенос. Это плотно сжимает выход.

На ECTC, на нововведение представил бумагу на технологии которая смогла смягчать для того чтобы умереть перенос. На описанный способ исправления увеличению и тэте мест--места путем регулировать положение цыпленка перекрещения в литографировании stepper. Потенциально, технология смогла исправить ошибки увеличения до +/- 400ppm, и ошибки тэты до +/- 1.65mrad.

Другие вопросы. Более точные линии и космосы RDL уменьшают CD для соединений или vias в слоях. Так в подаче, инструмент литографированием должен сделать по образцу более небольшие vias, который представляет некоторые проблемы CD.

Для обращения к этих вопросов, Veeco и Imec представили бумагу на ECTC об ослаблять CD vias и создании вытянутых vias. «Это изменение проекта значительно улучшает распределение интенсивности на вафле воздушное изображение для через, которое увеличивает эффективное отростчатое окно,» McCold Veeco's сказало.

Для этого, исследователи использовали Veeco stepper с объективом поддерживая 0,16 до 0,22 численных апертуры (NAs). Системные поддержки я-линия, gh-линия или ghi-линия длины волны. Для этого исследования, исследователи использовали я-линию (365nm) и 0,22 NA.

Больше вентилятор-выходов

Тем не менее, разветвитель приобретает пар. Amkor, ASE, JCET, Nepes и TSMC продают пакеты разветвителя. Другие варианты разветвителя. Но во всех случаях, разветвитель исключает потребность для interposer используемого в технологиях 2.5D/3D. В результате разветвитель предположительно более менее дорог.

Разветвитель разделен в 2 лагер-стандартных плотность и высокой плотности. Прицеленный для сотовых телефонов и других продуктов, разветвитель стандартн-плотности включает меньше чем 500 I/Os. Разветвитель высокой плотности имеет больше чем 500 I/Os.

Первоначальная технология разветвителя вызвана врезанный на уровне вафл массив шарик-решетки (eWLB). ASE, JCET и другие продают пакеты eWLB стандартн-плотности, хотя этот рынок несколько статический.

В бумаге на ECTC, JCET и MediaTek дышат новой жизнью в eWLB путем представлять детали о вызванной технологии FOMIP (пакетом нововведения MediaTek разветвителя). По существу, кажется, что будет FOMIP более точным пакетом eWLB тангажа на субстрате. Первое FOMIP появилось в 2018, хотя работа в процессе для того чтобы начать версию следующего поколени.

Технология следовать традиционной подачей разветвителя, которая названа обломок-первый процесс. Также используя процесс сальто-обломока, FOMIP состоит из 60μm умирает тангаж пусковой площадки и 1 слой RDL с линиями 5μm и космосами 5μm.

«Поверено что технологию FOMIP можно более в дальнейшем приложить к гораздо точнее дизайну пусковой площадки плашки с предварительным узлом кремния, как 40μm умирает тангаж пусковой площадки с дизайном 2μm/2μm LW/LS,» сказал Ming-Che Hsieh, программист на JCET, в представлении на ECTC. Другие вносили вклад в работу.

Между тем, поставщики продолжаются начать новые пакеты разветвителя высокой плотности. На ECTC, например, ASE описало больше деталей об обломок-последней версии своего гибридного пакета разветвителя. Этот вызванный пакет, обломоком Вентилятора Вне на субстрате (FoCoS), может приспособить 8 сложных плашек с отсчетом I/O <4>

ASE предлагает FoCoS в традиционном обломок-первом процессе. В обломок-последней подаче, RDLs начато во-первых, следовать другими отростчатыми шагами. И обломок-первые и обломок-последний жизнеспособны и используемы для различных приложений. «Повышения разветвителя обломок-последние производят, и позволяют изготовление тонкой линии RDLs; поэтому, оно может использовать больше I/O для лидирующих применений,» сказал Пол Yang, который работает в центре НИОКР на ASE, в бумаге. Другие вносили вклад в работу.

ASE также описало некоторые из изготовляя вопросов с обломок-последним разветвителем и как обратиться к ним. Как заявлено, коробоватость вафли проблемна и плотно сжимает выход. В некоторых случаях, толщина и коэффициент теплового расширения (CTE) стеклянной несущей будут среди вопросы которые причиняют коробоватость.

Для того чтобы приобрести проницательность в коробоватость вафли, ASE использовало технологию метрологии с трехмерным анализом конечного элемента. ASE использовало корреляцию цифрового изображения (DIC), которая внеконтактный измеряя метод который использует множественные камеры. DIC оценивает смещение и напряжение на поверхностях и картах координаты. Используя симуляции и DIC, ASE может найти оптимальный ряд стеклянных толщины несущей и CTE для того чтобы улучшить коробоватость.

Между тем, на ECTC, SPIL, часть ASE, представило бумагу на врезанной разветвителем технологии моста (FOEB) для chiplets. Использованный для пакетов мульти-обломока, FOEB более менее дорого чем 2.5D. «FOEB интегрированный пакет chiplet который смог интегрировать неоднородные плашки, как GPUs и HBMs, или однородные интегрированные приборы,» сказало C. Ключ Chung, исследователя от SPIL, в представлении на ECTC.

Мост крошечная часть кремния который соединяет одно умирает к другим в пакете. Самый примечательный пример здесь Intel, который начинал технологию моста кремния вызвал врезанный мост соединения Мульти-плашки (EMIB).

Не похож на EMIB, которое соединение плашк-к-плашки, мосты SPIL врезаны в слоях RDL для того чтобы соединить плашки. Независимо, мосты расположены как альтернатива к пакетам 2.5D используя interposers.

SPIL развило корабль теста для FEOB. Корабль интегрирует ASIC умирает и 4 высоких плашки памяти ширины полосы частот (HBM). ASIC в середине пакета с 2 HBMs на каждой стороне.

4 моста врезаны в слоях RDL. В итоге, 3 слоя RDL. 2 10μm/10μm для силы и земли, пока одно 2μm/2μm для слоя сигнала. «Этот пакет chiplet позволяет около монолитовых плашек связей между коротк-достигаемости. FOEB может иметь множественные слои RDL и мосты кремния которые имеют гораздо точнее линию/космос для соединений,» Chung сказал.

Разветвитель двигает в другие направления. В бумаге на ECTC, Amkor описало новый RDL-первый процесс разветвителя с выпуском облигаций обломок-к-вафли. После этого, в другой бумаге, A*STAR описало антенн-в-пакет разветвителя для 5G.

Двигать от 2.5D к 3D

На лидирующем, индустрия традиционно использует 2.5D. В 2.5D, плашки штабелированы поверх interposer, который включает TSVs. Interposer действует как мост между обломоками и доской, которая обеспечивает больше I/Os и ширины полосы частот.

В одном примере, поставщик смог включать FPGA или ASIC с HBM. В HBM, плашки ДРАХМЫ штабелированы поверх одина другого. Например, технология HBM2E Samsung самая последняя штабелирует ДРАХМУ 16 гигабит 8 10nm-class умирает на одине другого. Плашки подключены используя 40 000 TSVs, включающ скорости передачи данных 3.2Gbps.

2.5D приносит логику ближе к памяти, включающ больше ширины полосы частот в системах. «Традиционно, интерес (для interposers) в лидирующих графиках,» сказал Ng Вальтер, вице-президента развития биснеса на UMC. «Теперь, мы видим больше интереса в решениях предприятия представления. Мы также видим интерес в нетрадиционных областях.»

Но дорого стоит 2.5D и понижанный к лидирующим применениям, как AI, сеть и серверы. Так индустрия ищет решения за 2.5D. Разветвитель высокой плотности один вариант. Это имеет меньше I/Os чем 2.5D, хотя оно закрывает зазор.

3D-ICs представляют другой вариант. 3D-IC включает архитектуру мульти-плашки используя активные interposers и/или TSVs. Идея штабелировать логику на памяти или логику на логике в пакете 3D. GlobalFoundries, Intel, Samsung, TSMC и UMC начинают различные формы технологий 3D.

архитектуры 3D можно интегрировать с chiplets. Это где вы плашки или chiplets смешивани-и-спички с различными отростчатыми узлами в пакете. «Мы как раз в ранних стадиях подхода к chiplet,» сказал Ramune Nagisetty, директор процесса и интеграции продукта на Intel. «В ближайшие годы, мы увидим, что оно расширило в типах 2.5D и 3D вставок. Мы увидим, что оно расширило в штабелировать логики и памяти и логику и штабелировать логики.»

Сегодня, индустрия начинающ или грузящ пакеты 2.5D/3D используя существующие схемы соединения. Плашки штабелированы и подключенный используя технологию соединения вызвал медные microbumps и штендеры. Рему и штендеры обеспечивают приборы небольших, быстро электрических связей между различные.

Самые предварительные microbumps/штендеры крошечные структуры с тангажом 40μm. Используя существующее оборудование, индустрия может масштабировать тангаж рему по возможности при или около 20μm. После этого, индустрии нужен новый метод, а именно медный гибридный выпуск облигаций.

В медном гибридном выпуске облигаций, обломоки или вафли скреплены используя скрепление диэлектрик-к-диэлектрика, следовать соединением металл-к-металла. Это трудный процесс. Дефекты будут среди самые большие вопросы.

TSMC, между тем, работает на вызванной технологии Системой на интегрированном обломоке (SoIC). Используя гибридный выпуск облигаций, технология SoIC TSMC включает архитектуры 3D-like. «SoIC интегрировало обломок не как раз выглядит как (SoC), но оно поступает как SoC в каждом аспекте по отоношению к электрическому и механическая целостность,» сказал C.H. Tung, исследователя от TSMC.

На ECTC, TSMC представил бумагу на ультравысокой версии плотности SoIC. Эта версия включает штабелировать обломока мульти-яруса 3D, создавая чего TSMC вызывает Погружени-в-памятью вычисляя (ImMC). В одном примере ImMC, прибор смог иметь 3 яруса. Каждый ярус имеет плашки логики и памяти. Ярусы подключены используя гибридный выпуск облигаций.

Между тем, GlobalFoundries также работает на гибридном выпуске облигаций вафли, включающ архитектуры мелкого шага 3D. Оно демонстрировал лицом к лицу для того чтобы умереть штабелировать с 5.xn--тангажи 76m-yyc. «Будущие стога будут наблюдать более точными тангажами на меньше чем 2μm и различные терминальные дизайны поверхности,» сказал Дэниэлу Fisher, основному упаковывая инженеру на GlobalFoundries.

Не все действие в гибридном выпуске облигаций. На ECTC, наука винодела описала постоянный скрепляя материал с абсорбцией низкой влаги и высокой термической стабильностью. Материалы использованы для предварительных применений выпуска облигаций вафли.

«В присутствующей работе, новый постоянный слипчивый скрепляя материал введен для MEMS, интегральная схемаа 3D и на уровне вафл упаковывая применения,» сказал Xiao Liu, старший химика исследования на науке винодела, в представлении.

В подаче выпуска облигаций винодела, материал закрутк-покрыт на вафле. Вафля испечена. Отдельная вафля несущей помещена на вафле и вылечена на низких температурах. 2 вафли после этого скреплены.

Больше упаковки

Между тем, запуск Cerebras AI недавно сделал заголовки когда он ввел технологию используя интеграцию вафл-масштаба. На уровне вафл прибор с больше чем 1,2 транзисторами триллионом.

На ECTC, TSMC продемонстрировал пакет системной интеграции вафл-масштаба основанный на своей технологии разветвителя, вызванной информации. Технология вызвана InFO_SoW (Систем-на-вафлей). «InFO_SoW исключает пользу субстрата и PCB сам сервировкой как несущая,» сказал Shu-Rong Chun, ведущий автора в бумаге от TSMC.

MIT, между тем, описал модули мульти-обломока вафл-масштаба 200mm сверхпроводящие (S-MCM). Это использовано для соединять множественные активные сверхпроводящие обломоки для систем обработки следующего поколени криогенных.

Заключение

Не все решения будут требовать упаковки вафл-масштаба. Но ясно, клиенты начинают взглянуть более трудный на предварительной упаковке.

Больше нововведений чем всегда в упаковке. Проблема найти правый пакет на самый лучший этап цены. Одно из самых лучших преимуществ продукции субстрата IC цена, радушный контакт Horexs для изготовления доск pcb субстрата IC. (статья от интернета)